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Design verification engineer - systemverilog/uvm expert

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HRP GLOBAL TECHNOLOGIES
Design
Publiée le 7 juin
Description de l'offre

PHRP GLOBAL TECHNOLOGIES is seeking a Design Verification Engineer with 4 to 12 years of experience, located in Belgium, to develop and execute verification plans for complex ASIC/FPGA designs. Candidates should possess strong skills in SystemVerilog, UVM, and VHDL, along with knowledge of PCIe and Ethernet protocols. /ppThis position requires the ability to document verification processes clearly, debug complex issues, and collaborate effectively within teams. /p #J-18808-Ljbffr

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